交大電子：SystemVerilog for Verification - 課程

「SystemVerilog for Verification」
開課日期：5月22日至6月19日(每週三) Pm 18:30-Pm21:30，共計12小時
6/12端午節停課一次

有興趣者請趕快上網報名!
http://submic.ee.nctu.edu.tw/curriculum/curriculum_signup.php?Sn=371

課程大綱：
1. Review of Verilog HDL
2. SystemVerilog Verification Features
3. OOP and Classes
4. Constrained Random Generation
5. Interprocess Synchronization and Communication
6. Assertions
7. Functional Coverage

黃俊銘 教授
現職：國家實驗研究院晶片系統設計中心 設計服務組 研究員兼組長
專長：VLSI Design and Testing,Platform-based SOC Design,Multimedia Communication

．4,000元　備註:學員自付4000元，工業局補助4000元，共計8000元

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